一、LC存储模型及其Cache一致性协议的建立（论文文献综述）
李青青[1]（2021）在《基于RISC-V多核处理器的Cache及其一致性协议研究》文中进行了进一步梳理现代处理器普遍采用高速缓冲存储器（Cache）来缓解处理器与主存储器之间的性能差距。然而,Cache的访问速度随容量的增大而降低,对于频率要求与处理器核几乎保持同频的L1 Cache而言,其容量注定不能很大,从而限制了高性能处理器的发展。因此,探索Cache容量和频率之间的平衡,设计高频的大容量Cache具有重要的现实意义。此外,随着集成电路技术的发展,人们对于处理器性能的需求日益提高,多核乃至众核处理器成为必然趋势,而由此带来的存储一致性问题也日益严峻。Cache一致性是保证多核处理器设计正确性的必要条件,研究低延时的高效Cache一致性协议对提升多核处理器的整体性能十分关键。RISC-V是加州大学伯克利分校提出的一种开源指令集架构,其免费、灵活、可定制等特性使其迅速成为处理器领域的研究热点。本文基于RISC-V多核处理器,研究Cache结构和Cache一致性协议,旨在提升处理器的整体性能,主要工作内容和研究结果归纳如下。1.基于2分频存储体,设计了一种高频、低功耗、大容量的指令Cache—D2MB-ICache。为了保证D2MB-ICache的功能正确且在不降频的前提下扩容,设计了存储体的划分机制、反向时钟以及一个控制跳转访问的电路模块。VCS仿真和DC综合结果表明,与传统指令Cache相比,容量相同和容量扩大一倍的D2MB-ICache的最大工作频率分别提高了14.6%和6.8%,其整体性能也分别提高了10.3%和3.8%。此外,当容量为16 kB、32 kB、64 kB和128 kB时,D2MB-ICache的功耗开销分别降低了0.5%、16.1%、24.3%和24.8%。2.对TileLink协议中现有的Cache一致性协议进行改进,设计了一种低延时、高效的Cache一致性协议—DTBDN。该协议不仅定义了Cache的一致性操作,还涵盖了IO设备的访存操作流程。不同于原有的Cache一致性协议,DTBDN协议将私有副本和共享副本彻底区分开来。在DTBDN协议中,共享副本直接从L2 Cache中获取,从而避免了多个远程读响应同时发出的问题,降低了总线占用率和缺失代价。本文基于Gem5模拟器对DTBDN协议进行了性能测试。实验结果表明,在RISC-V四核处理器系统中,DTBDN协议的性能较MESI和MOESI协议分别提高了2.4%和1.6%;在八核处理器系统中,DTBDN协议的性能比MESI和MOESI协议提升了3.6%和2.5%。3.采用基于仿真的验证方法,构建了面向RISC-V多核处理器存储系统的验证平台。首先,分析验证目标系统的特性,提取Cache一致性协议和多核处理器的典型测试场景的功能点,其中典型测试场景主要用于多核处理器的并行操作验证和边界测试;其次,基于System Verilog语言建立了目标存储系统的测试平台;最后,采用随机测试为主、定向测试为辅的测试方法,基于汇编语言和C语言设计了面向RISC-V多核处理器存储系统的测试程序。验证平台最后输出的功能覆盖率报告为100%,达到了验证要求。
陈家豪[2]（2020）在《面向多核缓存一致性的片上网络路由优化》文中研究说明随着半导体工艺技术的不断发展,片上系统面临漏电功耗等一系列问题,集成电路设计逐渐由高性能单核CPU设计转向高性能多核通信网络设计,由于多核芯片中集成的核心数目越来越多,片上互连结构逐渐由总线点对点互连发展为片上网络无序互连。片上网络相较于传统总线互连结构,具有较大的并行计算的开发潜力,逐渐成为多核乃至众核系统的研究热点。片上网络作为一个庞大的通信系统,对其研究的可以从拓扑结构,路由算法,流控机制,路由器微结构等方面入手。针对不同的应用场景,片上网络可以实现不同的定制化优化,与网络性能的提高。通信互连结构的变化,使得适用于总线结构的传统侦听一致性协议不再有效,目录协议,token协议等新型缓存一致性协议对片上网络提出了新的要求。基于多核缓存一致性协议在片上网络上表现出的多播流量的特点,本文分别从实现自适应与更小多播树的路由算法和设计支持该多播算法的硬件多播复制路由器两个角度入手,对片上网络进行针对性优化。本文设计的全区域自适应递归分区多播路由算法,基于最短路径路由的前提,尽可能实现多播包的链路复用,有效提高了网络负载能力,同时对自适应路由的全区域支持,也降低了平均数据包传输延迟。经仿真实验,在3.88%至64%的多播数据包占比激励范围下,相对于基准DPM路由算法能平均提高23.61%饱和吞吐率,即使相对于部分自适应优化的DPM算法,也能平均提高5.30%。本文设计的自适应多播复制路由器,能在不消耗额外硬件面积的情况下根据网络拥塞情况自适应的进行同步并行多播包复制与串行多播包复制,相对于传统的单播路由器与单读指针串行复制路由器,能明显降低数据包传输延迟,提高网络吞吐率。经仿真实验,在3.88%至64%的多播数据包占比激励范围下,相对于单播路由器,能平均提高41.14%饱和吞吐率,而相对串行多播复制路由器也能平均提高6.06%。本文的硬件实现采用verilog语言,仿真平台采用systemverilog搭建。在多种多播包负载的随机激励下,结果表明本文设计的自适应多播复制路由器与全区域自适应递归分区多播路由算法均能有效的支撑多核一致性引起多播流量,降低数据包传输延迟,优化的数据传输效率,提高网络吞吐率,提升片上网络性能。
操开波[3]（2020）在《多核微处理器缓存一致性研究》文中指出随着计算机技术的发展,对计算机的性能要求越来越高,计算机的核心频率越来越高,集成电路制造技术和芯片功耗等问题,使得通过增加内核的核心频率来提高芯片性能的方法遭遇到极大的挑战。在多核处理器系统中,为确保各个内核中副本数据相同,必须采用高速缓存一致性协议维护数据的一致性。基于侦听的一致性协议设计简单,但是一致性维护效率低、总线通信量较大;基于目录的一致性协议通信量小、可扩展性好,但是目录存储面积大。随着处理器内核数量的增多,侦听和目录一致性协议面临功耗、面积、延迟和通信量等问题,本文主要研究适用于多核处理器的缓存一致性协议模型。本文在分析传统缓存一致性协议的基础上,提出一种融合总线侦听和目录结构的混合一致性协议。该一致性协议采用分层结构,节点内部内核通过共享总线传输Cache行状态消息,采用基于MOESI（Modified Owned Exclusive Share Invalid）的侦听一致性协议;节点之间采用片上互联结构,设计一个目录结构控制器传输状态消息,节点之间采用基于目录的一致性协议。然后分析混合一致性协议中,内核读写数据一致性的维护过程和DMA（Direct Memory Access）设备读写数据的一致性维护过程。在GEM5（General Execution-driven Multiprocessor Simulator）模拟器中搭建基于SLICC（Specification Language for Implementing Cache Coherence）脚本语言的混合一致性协议模型,通过编译器生成Python脚本,与Ruby模块中内存组件相连接,形成完整的缓存一致性协议模型。最后使用并行测试程序集Splash2（Stanford Parallel Applications for Shared Memory）在GEM5模拟器中进行混合一致性协议模型的性能模拟仿真。模拟侦听、目录和混合协议在FS（Full-System）模式和SE（Syscall Emulation）模式下的性能差距,结果表明混合协议能提高Cache块的命中率,有效降低测试程序的运行时间,特别是内核数量为32个时,运行时间平均减小8%。模拟混合协议在不同内核数量的Cache块命中率和程序运行时间,结果表明当内核数量为32个时,程序的Cache块命中率较高、运行时间最高减小8%,但是随着内核数量继续增多,Cache块的总缺失和有效时间基本不再减小。比较混合协议在不同目录块和不同Cache块大小时的Cache块命中率和性能差距,结果表明目录块和Cache块的增大能一定程度上提高测试程序Cache块的命中率,并减小运行时间,但是目录结构太大、Cache块较大,使得高速缓存系统愈加复杂和面积规模庞大,导致通信量和延迟增大。
陈群[4]（2020）在《工业微控制器安全容错技术》文中研究表明随着工业4.0时代的到来,工业微控制器在我国工业自动化发展中正扮演着越来越重要的角色。相比较一般的消费级应用,工业微控制器对可靠性、安全性、低成本及实时性上的要求更高。然而,不断更新的工艺节点以及不断发展的攻击技术对工业微控制器的可靠性和安全性带来严峻的挑战。就可靠性而言,目前常用的容错方法或占据较大面积,或性能开销大,实时性不足。就安全性而言,针对目前较为流行的功耗分析攻击抵御方案大都针对专门的硬件加解密模块,对与处理器相关的抗攻击研究不足,业界产品也较少。针对这一情况,本文在现有的基础上,针对微控制器的容错和处理器抗功耗分析攻击方面进行了相关研究。在可靠性方面,本文通过对现有技术和业界产品进行调研,针对嵌入式处理器,提出了一种基于全硬件的Lockstep容错设计,该容错技术能够同时解决挂起和结果错误类型的错误,通过对处理器双模冗余并增加硬件容错模块,实现故障的实时检测和恢复,以及写通模式下的片上缓存容错。针对微控制器内的片上存储,分析了单比特错误与多比特错误发生概率,并分析常用检错码的漏检率等特性,最终设计并实现了基于汉明码和循环冗余校验码的纠一检多容错方案。在安全性方面,本文研究了现有抵御功耗分析攻击的方案,并对业界有关抗攻击处理器产品进行了调研。基于容错的双核架构,提出了一种基于功耗隐藏的抗功耗分析攻击设计。通过在系统硬件层面,对主从处理器进行可控的随机延时插入,在保证处理器容错的同时,进行振幅维度及时间维度上的功耗隐藏,增加攻击者进行攻击的难度,从而提高微控制器的安全性。最后,本文通过研究故障注入技术,搭建了基于仿真的故障注入平台,对处理器进行了容错测试,并与现有常见的处理器容错方案在面积,容错率,性能和故障恢复时间之间进行了对比,结果证明该方法在各项指标间进行了良好的折衷。针对安全性测试,以差分功耗分析攻击为例,搭建了差分功耗分析攻击平台,对处理器进行了攻击测试,证明了功耗隐藏设计的有效性。
蔡玥[5]（2019）在《标识网络映射封装机制的研究与设计》文中研究指明为了解决IP地址二义性所带来网络安全性、移动性等问题,标识网络采用身份与位置分离的思想,定义了标识映射机制,实现了 IP地址双重属性分离。在标识网络架构的研究中,实现标识映射与封装过程是整个标识网络的核心任务,标识网络在与IPv4网络的兼容性和网络部署过渡性方面仍有提升空间。标识网络映射封装机制的研究与设计解决了上述任务,可以达到以IPv4地址为标识特例的标识网络数据安全传输、对标识终端提供移动性支持的目的。首先,本文介绍了现有身份与位置分离的研究方案、网络封装技术的应用现状以及标识网络的架构与基本原理。在此理论基础上,通过对标识网络映射封装机制需求的分析,提出了与传统IPv4网络兼容的标识网络映射封装协议栈设计方案,该设计方案通过标识映射关系的更新与获取,完成了网络数据的标识变换工作,实现了标识终端的安全通信。此外,设计了规范的标识身份判别通信机制与标识映射通信报文格式,为标识信息查询与发布、终端间互联互通以及移动性支持提供了统一的标准。其次,本文利用Linux内核网络编程技术,实现了标识网络映射封装机制在智能接入路由器内核上的模块化设计方案。方案中,为了提升标识网络与IPv4网络的兼容性以及网络部署过渡性,采用UDP协议对以IPv4地址为标识特例的数据包进行映射封装,在IPv4网络场景下,标识网络数据可以穿越网络地址转换等设备进行通信;针对以IPv4地址为标识特例的标识网络系统轻量化、功能可扩展的设计需求,将功能模块化动态地挂载在内核协议栈挂载点上,降低了模块开发、测试与运维的工作成本;同时,为了提升标识映射关系更新与获取的效率,采用双向哈希链表实现标识映射关系的双向查询。最后,在搭建原型系统的基础上,本文对标识网络映射封装机制的功能进行测试,测试结果表明,标识网络映射封装协议栈的设计可以满足标识网络在IPv4网络上进行路由转发的功能需求。
唐玉华[6]（2018）在《面向图搜索的并行计算机体系结构关键技术研究与实现》文中认为随着云计算、移动互联网和物联网等新一代信息技术的创新与普及,人类已经进入大数据时代,我国正在推进实施大数据国家战略。图搜索问题作为大数据应用的典型代表,已成为国际上测评面向大数据计算机能力Graph 500排名的标准测试。大数据应用与传统计算密集型应用存在显着不同,面向大数据应用特征的并行计算机系统结构研究仍处于起步阶段。本文结合国家自然基金重点项目“面向大数据的高时效并行计算机系统结构与技术”和高性能计算国家重点实验室项目“面向大数据处理的并行计算机系统关键技术”,面向图搜索大数据典型应用,针对大数据处理的并行计算机系统结构设计问题展开了系统的研究,包括并行计算机理、宏体系结构、微体系结构及并行计算机原型系统,主要工作与创新点如下:1.提出了面向图搜索的并行计算机性能量化模型（第二章）本文针对图搜索应用的数据驱动、全局同步、随机访问等特征,综合数据规模、并行度、存储访问、通信延迟等因素,采用理论分析与实验验证相结合的办法,建立了计算、访存和通信的综合量化性能模型,可为面向大数据的并行计算机系统设计提供有效指导。2.设计了面向图搜索的可扩展异构并行计算机体系结构（第三章）本文面向图搜索应用特征,设计了通用CPU结合基于FPGA流处理器的可扩展异构并行体系结构,节点内主机与流处理器通过PCIE总线连接,采用主从工作模式;节点间主机通过以太网实现控制连通,而流处理器之间则通过高速InfiniBand网络实现数据连接。设计了硬件支持全局编址的分布式共享存储访问、全局线程同步等技术,可有效缓解图搜索类大数据应用的随机访问和全局同步等问题。3.设计了面向图搜索的向量交叉多线程流处理器体系结构（第四章）本文面向图搜索应用特征,设计了面向图搜索的向量交叉多线程流处理器体系结构,提出了流处理执行机制及其指令集,建立了显式控制数据流动、捕获数据时空局部性的LRF-SRF-MEM三级存储框架,设计了基于5级流水线的向量交叉多线程流处理核,可有效加速图搜索类大数据应用的微处理器并行执行效率。4.设计实现了面向图搜索的流处理器芯片和异构并行计算机原型系统（第五章）本文基于Xilinx VC709开发板采用Verilog语言设计实现了流处理器原型,该原型拥有一个Virtex-7 XC7VX690T-2FFG1761CFPGA芯片,提供2片4GB的SODIMM内存条、8通道PCI-E接口,流处理加速器主频达200MHz;将该开发板与拥有通用微处理器芯片的主机相结合构成一个异构节点,并以此为基础构建了拥有8节点的异构并行计算机原型系统。实验结果验证了论文所提出宏、微体系结构及相关技术的有效性。
姬壮伟[7]（2018）在《多核系统的确定性重演记录技术研究》文中进行了进一步梳理在处理器的发展中,处理器性能的快速提高依赖于单个处理器核主频的快速增大,但如今由于各种原因,主频的提升遇到瓶颈,因此片上多核处理器兴起,在生活中随处可见,但要充分发挥片上多核处理器的计算效率,仍有许多难题需要去解决。其中多核环境下,并行程序执行的不确定性是阻碍片上多核处理器发展的主要因素,即同一并行程序,即使在相同输入的前提下,从同一还原点执行,执行结果仍有可能会有差异,其中多线程竞争共享内存是造成不确定性的最主要因素,这给并行程序的调试造成了极大的困难。确定性重演是解决并行程序执行不确定问题行之有效的方法,包括两个阶段:记录阶段和重演阶段,其中记录阶段的内存竞争记录日志的资源消耗决定了确定性重演方法的性能。因此本文从竞争记录日志的空间消耗出发,研究低消耗的内存竞争记录方式。本文从两方面研究提出了四种减小内存竞争记录日志大小的方法,并设计了基于分段的交叉式内存竞争记录方式。首先采用当前指令计数值记录内存竞争依赖关系,当内存竞争发生时,用线程运行当前指令代替竞争双方的指令计数值,来表示内存竞争依赖关系;其次采用对访存指令分段的方法实现内存竞争记录的传递性约减,通过指令段号比较约减能够由已经存在的内存竞争推导而得的冗余内存竞争,很大程度上减少了内存竞争记录的次数;接下来对相邻且同向的内存竞争记录进行交叉记录,即记录日志中每条记录与所有相邻记录的冲突方向皆不相同,进一步减少内存竞争记录的次数;最后采用分段指令计数方法记录内存竞争,对指令计数进行分段,降低指令计数最大值,减少硬件消耗。本文从减少内存竞争记录次数和单条内存竞争记录占用空间两方面有效了减少了内存竞争记录日志的大小,减少了硬件资源的消耗。为验证以上方法内存竞争记录的性能,本文通过gem5多核处理器模拟平台搭建相应硬件体系结构环境,使用经典多核测试程序SPLASH2对本文所提出方法进行实验验证与分析,并在相同的环境中,从同一还原点运行传统的内存竞争记录方法RTR和FDR,对比结果表明,本文所提出方法在添加很少硬件资源的基础上,有效的减少了内存竞争记录日志的大小。
李思照[8]（2018）在《片上多核系统软件特性及系统可靠性分析研究》文中指出随着片上多核系统在移动终端上的广泛应用及其系统任务不断增加,可重构片上网络及其多核系统的性能效率与可靠性已成为制约其在移动计算和相关应用推广的重要因素。为了确保整个系统安全稳定地运行,就需要在软件运行效率、系统可靠性及任务调度管理等方面进行相关理论分析与技术实践研究。本文首先针对指令集的特点,描述了片上多核系统软件运行的行为特性,并建立了不同类型的软件执行模型,以优化系统对指令的预取效率,从而提高Cache命中率。然后,为了保证Cache命中率,建立Cache一致性协议的故障模型,分析协议中所存在的可靠性问题,并以此故障模型作为基础来描述HCS片上网络结构的整体稳定性,为片上多核系统的设计提供了可靠性分析方法。最后,为了保证整体系统的稳定及有效的运行,以竞态条件作为分析手段来描述系统任务运行时所存在的不确定性,并利用最大熵方法提出一种新的任务调度优化算法。本论文的主要工作内容和创新点如下:（1）针对现有的软件程序在片上多核系统中运行效率较低的问题,首先以精简指令集为基础引入马尔科夫状态机模型来描述指令的执行过程,然后结合进程代数及符号逻辑方法对软件行为进行分析,建立软件行为特性模型,同时利用随机抽样优化算法对该模型进行特征提取,从而降低计算量并以此来提高Cache命中率。（2）针对Cache 一致性协议在片上网络系统中由于其协议中状态转换而引发的可靠性问题,以故障树模型作为基础对一致性协议进行故障分析,同时利用基于OBDD的k-端模型建立HCS片上网络结构的系统可靠性模型,从而分析了现有协议存在的可靠性问题并验证了 HCS片上网络结构的优势所在。（3）针对多核系统中任务调度存在竞争关系从而导致系统运行结果不正确的问题,以竞态条件作为基础研究任务并行运行时的不确定性,同时利用最大熵理论对任务进行优化来消除此种具有不确定性的竞态关系,最后通过实验验证此任务调度算法在系统执行时间、CPU利用率、吞吐量等方面具有较大优势。最后,基于本文所提出的技术与方法,开发一套片上多核系统如硬件协同设计验证平台,通过此平台可以为今后片上多核系统的整体系统设计提供解决方案。
张龙[9]（2017）在《无穷状态系统安全性验证方法研究》文中指出随着VLSI技术的不断发展,尤其是Dennard缩放定律的终结,单核已经不能满足硬件发展的需求,多核已成为主流的体系结构。多线程技术的提出更加高效地利用了硬件资源,同时也给并行程序设计提出了更高的挑战。多核多线程技术的结合,以及更多跨平台应用的涌现,迫切需要运用并发模型提高软硬件系统开发效率。常见的并发模型如Petri网、广播协议和线程迁移系统等本质上是一种无穷状态系统,并发的特殊性和多样性导致该类系统安全性验证存在状态空间爆炸问题,计算开销和内存开销非常大,实现高效验证非常困难。良拟序结构迁移系统是一大类无穷状态系统的统称,涵盖Petri网、广播协议、有损信道系统和线程迁移系统等并发模型,其安全性验证问题可以归结为可覆盖性问题,并且已被证明是可判定的。本文围绕良拟序结构迁移系统这一大类无穷状态系统的安全性验证问题,提出了几种通过模型检验技术解决无穷状态系统安全性验证的算法。遵循从特殊到一般再回归特殊的研究方法,以Petri网模型描述的参数化系统安全性验证为出发点,进而研究了通用的良拟序结构迁移系统可覆盖性算法,最后聚焦解决多线程程序安全性验证的实际应用问题。本文的主要研究成果及创新点概括如下:（1）提出一种基于Petri网的参数化系统安全性验证算法参数化系统由一组结构相同、并发运行的组件构成,其中组件的个数称之为系统参数。由于组件个数无穷,因而参数化系统本质上是一种无穷状态系统。针对如何提高参数化系统的验证规模,提出一种基于Petri网的参数化系统安全性验证算法。首先,采用计数抽象技术将参数化系统转换为Petri网模型;然后,运行基于SAT求解器的模型检验算法增量式地验证安全属性。通过计数抽象和模型检验技术相结合,进一步提高了参数化系统的验证规模。实验表明,该算法执行速度更快,内存开销更少,参数化协议的验证规模是同类工具TDA的8～10倍。（2）提出一种面向良拟序结构迁移系统安全性验证的不动点计算加速算法针对精确可分割良拟序结构迁移系统的安全性验证问题,提出一种面向良拟序结构迁移系统安全性验证的不动点计算加速算法。该算法以基于BDD的确定状态后向搜索算法为基础,通过运用IC3算法作为启发式引擎计算后向搜索上逼近,加速不动点计算速度,进而快速解决安全性验证问题。实验结果表明,通过运用IC3算法加速不动点计算,提高了问题求解速度,尤其是对于可覆盖（不安全）的例子,计算速度提升是经典的后向搜索算法的100倍以上,内存开销显着降低。（3）提出一种基于后向搜索上逼近的良拟序结构迁移系统安全性验证算法针对良拟序结构迁移系统可覆盖性分析计算成本高的问题,提出一种运用有限状态模型检验技术解决无穷状态系统可覆盖性问题的算法。首先将良拟序结构迁移系统划分为不同权值限定下的一系列有限状态机模型,然后采用IC3算法增量式地计算不同权值下模型的后向搜索可达状态空间上逼近,进而证明系统是否安全。结合IC3算法增量式求解以及并发模型的特点,提出了编码压缩等一系列优化方法,通过修改IC3算法实现细节,提高了求解速度,降低了内存开销。实验结果表明,该算法在同等计算时间限制下能够解决更多的测试样例。在1 GB内存限制下,可以解决97.2%的测试样例,超过同类算法的2倍。（4）提出一种面向多线程程序的安全性验证算法和框架针对Pthread类型多线程程序安全性验证问题,结合谓词抽象技术和模型检验技术,提出一种面向多线程程序的安全性验证算法。实验结果表明,该算法比已有的完全算法更快地解决安全性验证问题,而且内存开销更低。同时,提出了一个面向多线程并行程序安全性验证的框架,集成了多个验证引擎,相互配合从而更加高效地完成验证任务。实验表明,采用多个工具相结合的方式,能够高效验证多线程并行程序安全性问题,适用于解决更大规模的实际工程问题。
苑风凯[10]（2017）在《多核处理器末级私有高速缓存优化技术研究》文中进行了进一步梳理在摩尔定律的推动下,多核处理器在片上资源利用率、能耗以及设计复杂度等方面明显优于传统的单核处理器,并且已成为提高处理器性能的最佳途径。片上存储系统采用高速缓存（Cache）层次结构作为连接处理器核与内存的中间模块,提供较快的访问速度的同时避免片外内存访问延迟,能够在一定程度上解决“存储墙”问题。然而,多核处理器核数扩展对于片上存储系统的设计提出了严峻挑战,急需进一步提高Cache资源利用率、降低Cache访问延迟、减少片上网络通信量。因此,多核Cache优化技术已经成为处理器性能提升的关键和学术界的研究热点。末级高速缓存（Last Level Cache,LLC）位于Cache层次结构的末端具有较大的容量和缺失延迟,LLC组织方式一直是多核Cache研究的主要着眼点。本文基于私有LLC组织方式,聚焦Cache一致性和数据放置两大多核Cache研究关键问题,发挥私有LLC管理的独立性优势,以性能、片上网络通信量和存储开销为主要指标,解决多核处理器在核数扩展情况下面临的挑战性问题。本文的主要工作和贡献包括:提出了基于多粒度的过滤性Cache一致性协议DP&TB。针对目录和Token协议在Cache缺失延迟和片上网络通信量等方面的缺陷,提出DP&TB协议将二者优势结合的同时解决二者的问题。该协议使用目录协议维护页粒度的一致性,免除私有页所属Cache块的片上一致性审查,使用Token协议维护Cache块粒度的一致性,过滤掉共享页所属可能共享Cache块对于片上非页共享者节点的广播操作。实验结果表明,DP&TB协议提升系统性能的同时减少了片上网络通信量。此外,DP&TB协议的存储开销不足目录协议的一半,而且具有良好的可扩展性。提出了组粒度的区域性分布式协作缓存（SRDCC）机制。为了解决现有协作缓存机制片上网络通信量开销较大的问题,提出SRDCC机制进一步增强协作缓存机制在多核处理器核数扩展背景下的适应性。该机制采用适合独占关系LLC的组粒度Cache压力状态管理方法,分布式地管理区域性组粒度的接收者信息,能够快速地完成片上全局接收者查找任务。实验结果表明,SRDCC机制有效降低了协作缓存机制的片上网络通信量,提高了可扩展性。提出了基于私有LLC的复制可感知Cache管理（RACMan）机制。为了解决私有LLC的复制问题,提出RACMan机制改进协作缓存机制的静态复制策略。该机制将处理器核的Block Access Pattern（BAP）特征同副本块的重用性联系起来,动态地调整复制策略,决定副本块在LLC的LRU插入位置给予其不同的生存时间。实验结果表明,RACMan机制能够为私有LLC组织方式的多核处理器在性能、片上网络通信量、存储开销等方面提供良好的可扩展性。提出了重用性和抗干扰性可预测的协作缓存（RAPCC）机制。为了增强私有LLC资源共享能力,提出能够解决复杂私有LLC容量共享难题的RAPCC机制。该机制借助干扰注入实验将重用位置分布（RPD）与重用性和抗干扰性预期相关联,采用运行时RPD类型识别算法,监控周期性的RPD并动态地调整LLC的接收溢出角色。RAPCC机制采用一种全新、中立的接收溢出角色,即兼任接收者和溢出者,帮助私有LLC更合理地分配片上存储资源。此外,该机制将特定类型RPD的接收者LLC旁路掉,延长外来溢出行的存活时间,增强此类接收者LLC的接纳能力。实验表明表明,RAPCC机制增强了Cache容量共享效率,并且有效提升了系统性能。本文在Cache一致性和数据放置两方面明显改善了多核处理器面对核数扩展的适应性,为多核处理器体系结构提供了具有较好可扩展性的设计选项,具备重要的研究意义,夯实了多核处理器末级私有高速缓存架构的可行性基础。
二、LC存储模型及其Cache一致性协议的建立（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、LC存储模型及其Cache一致性协议的建立（论文提纲范文）
（1）基于RISC-V多核处理器的Cache及其一致性协议研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 Cache的组织形式 |
| 1.2.2 Cache性能提升技术 |
| 1.2.3 Cache一致性协议 |
| 1.2.4 存储系统验证方法 |
| 1.3 论文的主要内容及组织架构 |
| 第二章 RISC-V多核处理器的存储系统架构 |
| 2.1 RISC-V多核处理器的总体存储结构 |
| 2.2 Cache存储器 |
| 2.2.1 映射结构 |
| 2.2.2 替换算法 |
| 2.2.3 写策略 |
| 2.3 基于TileLink的 Cache一致性协议 |
| 2.3.1 TileLink总线 |
| 2.3.2 现有Cache一致性协议 |
| 2.4 本章小结 |
| 第三章 D2MB-ICache设计 |
| 3.1 设计需求 |
| 3.2 D2MB-ICache的总体设计 |
| 3.2.1 存储体的划分机制 |
| 3.2.2 存储体时钟 |
| 3.2.3 电路结构和控制流程方案 |
| 3.3 D2MB-ICache的访问机制 |
| 3.3.1 写操作 |
| 3.3.2 读操作 |
| 3.4 实验结果 |
| 3.4.1 功能仿真 |
| 3.4.2 性能测试 |
| 3.4.3 功耗分析 |
| 3.5 本章小结 |
| 第四章 DTBDN一致性协议设计 |
| 4.1 DTBDN协议的总体方案 |
| 4.1.1 状态集合 |
| 4.1.2 读写策略 |
| 4.1.3 状态转换 |
| 4.2 DTBDN协议的目录 |
| 4.2.1 目录结构 |
| 4.2.2 目录的处理流程 |
| 4.3 DTBDN协议的操作过程 |
| 4.3.1 Cache中的一致性操作 |
| 4.3.2 IO设备的一致性操作 |
| 4.4 DTBDN协议正确性论证 |
| 4.4.1 单写多读条件的满足 |
| 4.4.2 数据最新原则的满足 |
| 4.5 性能测试 |
| 4.5.1 Gem5 模拟器 |
| 4.5.2 测试集的选择 |
| 4.5.3 不同Cache一致性协议的性能测试 |
| 4.6 本章小结 |
| 第五章 RISC-V多核存储系统的验证平台设计 |
| 5.1 验证平台开发流程 |
| 5.2 功能点分析 |
| 5.2.1 Cache一致性协议的功能点 |
| 5.2.2 多核处理器的典型测试场景 |
| 5.3 验证平台的搭建 |
| 5.3.1 验证平台总体设计 |
| 5.3.2 测试平台设计 |
| 5.3.3 激励生成器设计 |
| 5.4 功能覆盖率结果分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录:作者在攻读硕士学位期间取得的成果 |
（2）面向多核缓存一致性的片上网络路由优化（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本论文的主要研究和创新点 |
| 1.4 本论文的结构安排 |
| 第二章 片上网络与多核缓存一致性 |
| 2.1 片上网络 |
| 2.1.1 拓扑结构 |
| 2.1.2 路由算法 |
| 2.1.3 流控机制与包格式设计 |
| 2.1.4 路由器微结构设计 |
| 2.2 多核缓存一致性 |
| 2.2.1 多核缓存一致性问题的产生与定义 |
| 2.2.2 多核缓存一致性协议的发展 |
| 2.2.3 多核缓存一致性协议的通信特征 |
| 2.3 本章小结 |
| 第三章 全区域自适应递归分区路由算法 |
| 3.1 基于树的多播路由算法 |
| 3.2 递归分区RPM路由算法 |
| 3.3 双分区DPM路由算法及其自适应改进 |
| 3.4 全区域自适应递归分区路由算法 |
| 3.5 本章小结 |
| 第四章 片上网络自适应多播复制路由器 |
| 4.1 多播复制路由器面临的死锁问题 |
| 4.2 现有多播复制路由器解决方案 |
| 4.2.1 单读指针串行多播复制路由器 |
| 4.2.2 多指针并行多播复制路由器 |
| 4.3 单读指针自适应多播复制路由器 |
| 4.4 本章小结 |
| 第五章 实验结果分析 |
| 5.1 仿真设置 |
| 5.2 仿真平台 |
| 5.3 仿真结果及分析 |
| 5.3.1 多播复制路由器仿真结果分析 |
| 5.3.2 多播路由算法仿真结果分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）多核微处理器缓存一致性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究情况介绍 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文的研究工作 |
| 1.4 论文结构 |
| 第二章 高速缓存一致性协议 |
| 2.1 高速缓存不一致性原因分析 |
| 2.2 高速缓存一致性协议的处理机制 |
| 2.2.1 一致性协议的写策略 |
| 2.2.2 一致性协议的状态消息传播方式 |
| 2.2.3 Cache的映射方式 |
| 2.3 基于侦听的高速缓存一致性协议 |
| 2.3.1 MESI侦听一致性协议 |
| 2.3.2 MOESI和MESIF侦听一致性协议 |
| 2.3.3 Dragon一致性协议 |
| 2.4 基于目录的高速缓存一致性协议 |
| 2.5 其他结构的高速缓存一致性协议 |
| 2.5.1 基于Token结构的高速缓存一致性协议 |
| 2.5.2 Hammer一致性协议 |
| 2.6 提高缓存一致性协议性能的方法 |
| 2.7 本章小结 |
| 第三章 基于侦听和目录的混合一致性协议 |
| 3.1 混合一致性协议的分层结构 |
| 3.2 基于MOESI的总线侦听协议 |
| 3.2.1 MOESI侦听协议的模型 |
| 3.2.2 侦听协议控制器的设计 |
| 3.3 混合一致性协议中的目录协议 |
| 3.3.1 目录结构的设计 |
| 3.3.2 目录存储器的设计 |
| 3.4 读写数据一致性的维护过程 |
| 3.4.1 内核读数据的一致性维护过程 |
| 3.4.2 内核向Cache写数据的一致性维护过程 |
| 3.4.3 DMA读写数据的一致性维护 |
| 3.5 混合一致性协议的异常处理机制 |
| 3.5.1 一致性协议的死锁情况 |
| 3.5.2 一致性协议的活锁情况 |
| 3.6 本章小结 |
| 第四章 混合一致性协议的性能测试 |
| 4.1 模拟器GEM5简介 |
| 4.2 并行测试程序SPLASH2 |
| 4.3 混合一致性协议的实现过程 |
| 4.3.1 SLICC生成缓存一致性协议模型 |
| 4.3.2 一致性协议的操作状态 |
| 4.4 基于X86和ARM两种内核系统的一致性协议性能测试 |
| 4.4.1 侦听、目录和混合一致性协议的性能测试比较 |
| 4.4.2 混合一致性协议不同内核数量的性能测试 |
| 4.4.3 混合一致性协议不同目录块容量的性能测试 |
| 4.4.4 混合一致性协议不同Cache行容量的性能测试 |
| 4.5 本章小结 |
| 第五章 本文总结 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）工业微控制器安全容错技术（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.2 技术概述及国内外研究现状 |
| 1.2.1 微控制器容错技术研究及现状 |
| 1.2.2 微控制器安全性技术研究及现状 |
| 1.3 研究意义与研究内容 |
| 1.4 论文结构 |
| 2 针对工业微控制器的可靠与安全设计 |
| 2.1 微控制器结构 |
| 2.1.1 嵌入式处理器 |
| 2.1.2 总线 |
| 2.2 微控制器容错方案设计 |
| 2.2.1 软错误对微控制器的影响 |
| 2.2.2 基于检查点的LOCKSTEP技术 |
| 2.2.3 容错方案设计 |
| 2.3 嵌入式处理器抗功耗分析攻击设计 |
| 2.3.1 差分功耗分析攻击原理 |
| 2.3.2 功耗隐藏技术研究 |
| 2.3.3 抗功耗分析攻击方案设计 |
| 2.4 本章小结 |
| 3 硬件结构设计与实现 |
| 3.1 基于全硬件的LOCKSTEP容错设计 |
| 3.1.1 处理器故障检测设计 |
| 3.1.2 处理器故障恢复设计 |
| 3.1.3 处理器故障隔离设计 |
| 3.1.4 仿真验证及逻辑综合 |
| 3.2 基于双核容错的处理器抗功耗分析攻击设计 |
| 3.2.1 失步运行设计 |
| 3.2.2 同步比较设计 |
| 3.2.3 仿真验证及逻辑综合 |
| 3.3 存储器容错设计 |
| 3.3.1 汉明码技术 |
| 3.3.2 检错码技术 |
| 3.3.3 检纠错设计 |
| 3.3.4 仿真验证及逻辑综合 |
| 3.4 本章小结 |
| 4 可靠性与安全性测试 |
| 4.1 容错性能测试 |
| 4.1.1 故障注入技术分析 |
| 4.1.2 仿真故障注入平台设计 |
| 4.1.3 实验结果与对比分析 |
| 4.2 抗功耗分析攻击性能测试 |
| 4.2.1 DPA攻击平台设计与实现 |
| 4.2.2 实验结果 |
| 4.3 本章小结 |
| 5 总结与展望 |
| 5.1 论文工作总结 |
| 5.2 论文的局限与展望 |
| 6 参考文献 |
（5）标识网络映射封装机制的研究与设计（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 身份与位置分离方案 |
| 1.2.2 隧道封装技术 |
| 1.3 论文主要工作与结构 |
| 2 标识网络架构与基本原理 |
| 2.1 标识网络体系结构 |
| 2.2 标识网络基本原理 |
| 2.3 标识网络通信机制 |
| 2.4 本章小结 |
| 3 标识网络映射封装协议栈设计方案 |
| 3.1 标识网络映射封装机制需求分析 |
| 3.2 标识网络映射封装协议栈总体设计 |
| 3.2.1 模块化结构设计 |
| 3.2.2 协议栈兼容性设计 |
| 3.2.3 标识判别通信机制设计 |
| 3.2.4 标识映射通信报文设计 |
| 3.3 数据处理模块设计 |
| 3.3.1 UDP封装模块设计 |
| 3.3.2 数据通信流向设计 |
| 3.4 映射缓存表模块设计 |
| 3.5 外部接口模块设计 |
| 3.6 定时器与等待请求队列模块设计 |
| 3.7 本章小结 |
| 4 标识网络映射封装协议栈的实现 |
| 4.1 标识网络映射封装协议栈总体实现 |
| 4.1.1 标识网络映射封装协议栈 |
| 4.1.2 标识网络映射封装协议栈总体实现 |
| 4.2 数据处理模块的实现 |
| 4.2.1 UDP封装模块实现过程 |
| 4.2.2 数据处理模块加载机制 |
| 4.2.3 数据处理模块实现过程 |
| 4.3 映射缓存表模块的实现 |
| 4.3.1 映射表缓存机制 |
| 4.3.2 映射缓存表模块维护实现过程 |
| 4.4 外部接口模块的实现 |
| 4.4.1 Netlink套接口 |
| 4.4.2 外部接口模块实现 |
| 4.5 等待请求队列模块的实现 |
| 4.6 定时器模块的实现 |
| 4.7 本章小结 |
| 5 标识网络映射封装机制测试与验证 |
| 5.1 测试环境 |
| 5.2 网络环境配置 |
| 5.3 标识网络映射封装机制测试 |
| 5.3.1 封装功能测试 |
| 5.3.2 封装性能测试 |
| 5.4 标识网络映射封装机制对移动性的支持 |
| 5.5 本章小结 |
| 6 结论 |
| 参考文献 |
| 作者简历及攻读硕士/博士学位期间取得的研究成果 |
| 学位论文数据集 |
（6）面向图搜索的并行计算机体系结构关键技术研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 相关研究 |
| 1.2.1 面向大数据的并行计算特征分析 |
| 1.2.2 并行计算模型研究 |
| 1.2.3 并行编程模型研究 |
| 1.2.4 面向图搜索的计算机体系结构研究 |
| 1.2.5 面向图搜索的并行计算瓶颈研究 |
| 1.3 研究内容 |
| 1.3.1 面向图搜索的并行计算机理研究 |
| 1.3.2 面向图搜索的异构并行计算机体系结构设计 |
| 1.3.3 面向图搜索的并行流处理器体系结构设计 |
| 1.3.4 面向图搜索的并行计算机原型系统实现 |
| 1.4 主要创新 |
| 1.5 论文组织 |
| 第二章 面向图搜索的并行计算机理研究 |
| 2.1 影响图搜索并行性能模型的结构因素研究 |
| 2.1.1 BFS算法分析 |
| 2.1.2 构建面向图搜索并行性能模型的结构因素分析 |
| 2.2 面向图搜索的的并行性能模型及其分析 |
| 2.2.1 算法性能分析及建模 |
| 2.2.2 算法性能模型拟合及分析 |
| 2.2.3 两种通信机制下算法性能对比 |
| 2.3 面向图搜索的可扩展度量模型及其分析 |
| 2.3.1 传统可扩展度量模型及分析 |
| 2.3.2 可扩展度量模型及分析 |
| 2.4 本章小结 |
| 第三章 面向图搜索的异构并行计算机体系结构设计 |
| 3.1 面向图搜索的异构并行计算机体系结构设计 |
| 3.2 面向图搜索的可扩展分布共享存储体系结构设计 |
| 3.2.1 面向图搜索的访存瓶颈分析 |
| 3.2.2 全局统一编址的存储结构设计 |
| 3.3 面向图搜索的可扩展互连通信体系结构设计 |
| 3.3.1 基于Infini Band的低延迟子网通信机制设计 |
| 3.3.2 全局同步机制设计 |
| 3.4 本章小结 |
| 第四章 面向图搜索的并行流处理器体系结构设计 |
| 4.1 向量交叉多线程流处理器体系结构设计 |
| 4.2 流处理器指令集体系结构设计 |
| 4.3 基于向量交叉多线程流执行机制的流水线设计 |
| 4.3.1 基于向量交叉多线程流执行机制的GE-Core流水线 |
| 4.3.2 GE-Core中的各流水段设计 |
| 4.3.3 GE-Core中的核心功能部件设计 |
| 4.4 流处理器存储层次结构设计 |
| 4.4.1 流寄存器文件——SRF |
| 4.4.2 片内共享便笺存储器——SPM |
| 4.4.3 局部寄存器文件——LRF |
| 4.4.4 主存 |
| 4.4.5 数据传送接口 |
| 4.5 流处理器数据通路及其控制器设计 |
| 4.5.1 访存数据通路的设计 |
| 4.5.2 访存数据通路的优化 |
| 4.5.3 访存数据通路的原子操作 |
| 4.6 本章小结 |
| 第五章 面向图搜索的并行计算机原型系统实现 |
| 5.1 并行计算机原型系统设计与实现 |
| 5.2 单节点原型系统测试与分析 |
| 5.2.1 访问SRF数据通路的测试 |
| 5.2.2 访存数据通路的测试 |
| 5.2.3 多级存储层次结构的访存性能测试 |
| 5.3 多节点原型系统测试与分析 |
| 5.3.1 全局统一编址共享存储体系结构的性能测试 |
| 5.3.2 多节点系统的加速比测试 |
| 5.4 本章小结 |
| 第六章 结论与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的研究成果 |
| 附录 A 流处理器指令集 |
| A.1 数据传送类指令 |
| A.2 算术运算类指令 |
| A.3 逻辑运算类指令 |
| A.4 转移控制类指令 |
| A.5 同步控制类指令 |
（7）多核系统的确定性重演记录技术研究（论文提纲范文）
| 摘要 |
| Abatract |
| 第1章 绪论 |
| 1.1 课题来源 |
| 1.2 课题研究的目的和意义 |
| 1.3 国内外研究现状 |
| 1.3.1 硬件实现并行程序的确定性重演 |
| 1.3.2 软件实现并行程序的确定性重演 |
| 1.4 论文研究内容及结构安排 |
| 1.4.1 本文的主要研究内容 |
| 1.4.2 本文的结构安排 |
| 第2章 并行程序确定性执行相关技术研究 |
| 2.1 单芯片多核技术 |
| 2.2 并行程序访存竞争 |
| 2.3 确定执行的一致性模型支持 |
| 2.3.1 一致性存储模型 |
| 2.3.2 一致性缓存协议 |
| 2.4 并行程序执行不确定性分析和解决方式 |
| 2.4.1 并行程序的不确定性 |
| 2.4.2 并行程序不确定性的解决方式 |
| 2.4.3 点对点访存竞争记录方式 |
| 2.5 gem5 计算机系统模拟平台 |
| 2.5.1 gem5 多核模拟器 |
| 2.5.2 Ruby存储系统和cache一致性协议 |
| 2.6 本章小结 |
| 第3章 基于分段的交叉式内存竞争记录方法 |
| 3.1 分段交叉式内存竞争记录方式总体设计 |
| 3.2 分段交叉式内存竞争记录方式详细设计 |
| 3.2.1 当前指令计数值表示内存竞争 |
| 3.2.2 约减可推导内存竞争记录的分段实现 |
| 3.2.3 交叉优化内存竞争记录 |
| 3.2.4 指令分段计数 |
| 3.3 分段交叉式内存竞争记录硬件体系结构 |
| 3.4 内存竞争检测与记录方法实现 |
| 3.4.1 方法的可行性分析 |
| 3.4.2 内存竞争检测与记录实现思路 |
| 3.4.3 内存竞争记录算法描述 |
| 3.4.4 一致性消息结构修改 |
| 3.4.5 一致性协议的修改 |
| 3.5 本章小结 |
| 第4章 多核平台仿真系统实现与实验验证分析 |
| 4.1 搭建多核模拟平台 |
| 4.1.1 gem5 安装测试 |
| 4.1.2 建立全系统仿真模式 |
| 4.2 编写配置文件 |
| 4.3 标准测试集 |
| 4.4 仿真结果性能分析 |
| 4.4.1 硬件参数测试统计 |
| 4.4.2 分段式指令计数性能分析 |
| 4.4.3 内存竞争记录约减方法性能分析 |
| 4.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其他成果 |
| 致谢 |
（8）片上多核系统软件特性及系统可靠性分析研究（论文提纲范文）
| 摘要 |
| 英文摘要 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 片上多核系统技术现状 |
| 1.3 关键技术原理及其研究进展 |
| 1.3.1 嵌入式系统软件特性分析 |
| 1.3.2 多核Cache一致性协议分析 |
| 1.3.3 系统任务调度不确定性分析 |
| 1.4 主要问题及其研究内容 |
| 1.5 本论文的章节安排 |
| 第二章 相关基础知识及技术原理 |
| 2.1 相关数学基础 |
| 2.1.1 集合与有限状态机 |
| 2.1.2 马尔可夫链模型 |
| 2.1.3 随机抽样优化方法 |
| 2.2 软件特性分析方法 |
| 2.2.1 进程代数理论 |
| 2.2.2 符号逻辑方法 |
| 2.2.3 行为计算方法 |
| 2.3 多核系统可靠性技术 |
| 2.3.1 片上多核系统设计原理 |
| 2.3.2 Cache一致性协议介绍 |
| 2.3.3 系统可靠性分析方法 |
| 2.4 系统任务调度原理 |
| 2.4.1 不确定性原理 |
| 2.4.2 竞态条件模型 |
| 2.4.3 系统任务调度 |
| 2.5 本章小结 |
| 第三章 程序特性分析方法及DR-Cache应用技术 |
| 3.1 引言 |
| 3.2 软件行为特性模型的构建 |
| 3.2.1 基于指令的状态机模型 |
| 3.2.2 马尔科夫进程代数模型 |
| 3.3 DR-Cache资源最优评估方法 |
| 3.3.1 DR-Cache模型原理 |
| 3.3.2 SBF特征提取方法 |
| 3.4 实验结果与分析 |
| 3.5 本章小结 |
| 第四章 多核Cache一致性协议及其系统可靠性分析 |
| 4.1 引言 |
| 4.2 多核Cache一致性原理 |
| 4.2.1 多核系统结构模型 |
| 4.2.2 缓存一致性协议 |
| 4.3 HCS架构下系统可靠性 |
| 4.3.1 瞬时状态故障分析 |
| 4.3.2 2-端可靠性函数 |
| 4.4 实验结果与分析 |
| 4.4.1 缓存一致性可靠性结果分析 |
| 4.4.2 HCS网络结构可靠性比较结果 |
| 4.5 本章小结 |
| 第五章 多核系统任务不确定性分析及其调度模型 |
| 5.1 引言 |
| 5.2 竟态条件中的不确定性模型 |
| 5.2.1 事件序列的不确定性模型 |
| 5.2.2 竞态条件的不确定性模型 |
| 5.3 基于最大熵的任务调度算法 |
| 5.3.1 最大熵优化模型 |
| 5.3.2 任务调度算法 |
| 5.4 实验结果与分析 |
| 5.4.1 竞态条件分析 |
| 5.4.2 任务调度性能比较 |
| 5.5 本章小结 |
| 第六章 片上多核系统软硬件协同设计验证平台 |
| 6.1 引言 |
| 6.2 系统设计方案 |
| 6.3 硬件架构验证平台 |
| 6.3.1 设计架构 |
| 6.3.2 结果验证 |
| 6.4 系统软件验证平台 |
| 6.4.1 设计架构 |
| 6.4.2 结果验证 |
| 6.5 本章小结 |
| 第七章 工作总结及今后的研究方向 |
| 7.1 工作总结 |
| 7.2 今后研究方向 |
| 参考文献 |
| 博士期间发表的论文 |
| 博士期间参与的课题项目 |
| 致谢 |
（9）无穷状态系统安全性验证方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 WSTS可覆盖性与安全性 |
| 1.1.2 参数化验证 |
| 1.1.3 课题来源 |
| 1.2 研究现状 |
| 1.2.1 WSTS可覆盖性问题 |
| 1.2.2 参数化验证 |
| 1.2.3 存在的问题 |
| 1.3 本文研究内容和创新点 |
| 1.3.1 主要研究内容 |
| 1.3.2 创新点 |
| 1.4 论文组织结构 |
| 第二章 基于Petri网的参数化系统安全性验证算法 |
| 2.1 引言 |
| 2.2 背景知识 |
| 2.2.1 参数化系统验证 |
| 2.2.2 基于SAT求解器的模型检验技术 |
| 2.2.3 Petri网模型 |
| 2.3 基于Petri网模型的参数化系统安全性验证算法 |
| 2.3.1 算法总体框架 |
| 2.3.2 Petri网转换为有限状态机模型 |
| 2.3.3 基于SAT求解器的参数化系统安全性验证算法 |
| 2.3.4 增量式参数化系统安全性验证算法 |
| 2.3.5 算法实现及其优化技术 |
| 2.4 实验与分析 |
| 2.4.1 测试集介绍 |
| 2.4.2 实验结果与分析 |
| 2.5 本章小结 |
| 第三章 面向WSTS安全性验证的不动点计算加速算法 |
| 3.1 引言 |
| 3.2 背景知识 |
| 3.2.1 良拟序结构迁移系统 |
| 3.2.2 精确可分割WSTS |
| 3.3 IC3 算法为启发式引擎的精确可分割WSTS可覆盖性分析算法 |
| 3.3.1 基于BDD的确定可达状态空间搜索算法 |
| 3.3.2 IC3 算法与确定可达状态空间搜索算法相结合 |
| 3.3.3 算法性能分析及优化 |
| 3.3.4 算法终止性和正确性证明 |
| 3.4 实验与分析 |
| 3.4.1 实验结果与分析 |
| 3.4.2 进一步讨论 |
| 3.5 本章小结 |
| 第四章 基于后向搜索上逼近的WSTS安全性验证算法 |
| 4.1 引言 |
| 4.2 相关研究 |
| 4.3 基于IC3的WSTS安全性验证算法 |
| 4.3.1 IC3 算法 |
| 4.3.2 后向搜索上逼近 |
| 4.3.3 IC3Cov算法描述 |
| 4.3.4 IC3Cov算法优化 |
| 4.3.5 IC3Cov算法终止性与正确性 |
| 4.4 算法实现 |
| 4.4.1 模型编码与压缩 |
| 4.4.2 IC3 算法实现及优化 |
| 4.5 实验与分析 |
| 4.5.1 实验测试集 |
| 4.5.2 解决问题总数对比 |
| 4.5.3 内存开销对比 |
| 4.6 关于Petrinizer的进一步讨论 |
| 4.7 本章小结 |
| 第五章 面向多线程程序的安全性验证算法和框架 |
| 5.1 引言 |
| 5.2 背景知识 |
| 5.2.1 多线程程序描述语言 |
| 5.2.2 线程迁移系统 |
| 5.2.3 从多线程程序到线程迁移系统转换实例 |
| 5.2.4 后向搜索可覆盖性分析算法 |
| 5.3 多线程程序的安全性验证算法和框架 |
| 5.3.1 多线程程序安全性验证总体框架 |
| 5.3.2 基于IC3 的多线程程序的安全性验证算法 |
| 5.3.3 算法优化技术 |
| 5.4 实验与分析 |
| 5.4.1 测试集 |
| 5.4.2 多线程程序实例 |
| 5.4.3 多工具组合 |
| 5.5 本章小结 |
| 第六章 结束语 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 附录A BFC详细实验数据 |
（10）多核处理器末级私有高速缓存优化技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.1.1 片上多核处理器体系结构 |
| 1.1.2 多核片上存储系统设计面临的挑战 |
| 1.2 多核CACHE研究的关键问题 |
| 1.2.1 Cache一致性问题 |
| 1.2.2 数据放置问题 |
| 1.3 多核CACHE优化研究现状 |
| 1.3.1 Cache一致性协议 |
| 1.3.2 数据放置 |
| 1.3.3 重用性预测 |
| 1.4 本文主要研究内容与组织结构 |
| 1.4.1 本文研究内容 |
| 1.4.2 本文组织结构 |
| 第2章 基于多粒度的过滤性CACHE一致性协议 |
| 2.1 引言 |
| 2.2 研究动机 |
| 2.3 相关工作 |
| 2.4 基于多粒度的过滤性协议的基本思想 |
| 2.5 DP&TB协议的具体实现 |
| 2.5.1 DP&TB协议实现的硬件架构 |
| 2.5.2 页粒度一致性维护的具体实现 |
| 2.5.3 页粒度Cache替换操作 |
| 2.5.4 存储开销分析 |
| 2.6 实验结果与分析 |
| 2.6.1 实验平台及参数设置 |
| 2.6.2 片上网络通信量对比与分析 |
| 2.6.3 执行时间对比与分析 |
| 2.6.4 可扩展性分析 |
| 2.7 本章小结 |
| 第3章 组粒度的区域性分布式协作缓存机制 |
| 3.1 引言 |
| 3.2 相关工作 |
| 3.3 SRDCC机制的具体实现 |
| 3.3.1 全局接收者追踪机制 |
| 3.3.2 组粒度的Cache压力状态管理 |
| 3.3.3 Cache一致性相关的支持 |
| 3.3.4 存储开销分析 |
| 3.4 实验结果与分析 |
| 3.4.1 实验平台及参数设置 |
| 3.4.2 受数量影响的对比分析 |
| 3.4.3 受分布影响的对比分析 |
| 3.4.4 可扩展性分析 |
| 3.5 本章小结 |
| 第4章 基于私有LLC的复制可感知CACHE管理机制 |
| 4.1 引言 |
| 4.2 研究动机 |
| 4.3 相关工作 |
| 4.4 RACMAN机制的具体实现 |
| 4.4.1 PBFP机制的基本结构 |
| 4.4.2 实现细节 |
| 4.4.3 存储开销分析 |
| 4.4.4 Cache一致性协议 |
| 4.5 实验结果与分析 |
| 4.5.1 实验平台及参数设置 |
| 4.5.2 对比实验分析 |
| 4.5.3 可扩展性分析 |
| 4.5.4 敏感度分析 |
| 4.5.5 与细粒度机制的对比分析 |
| 4.6 本章小结 |
| 第5章 重用性和抗干扰性可预测的协作缓存机制 |
| 5.1 引言 |
| 5.2 相关工作 |
| 5.3 RAPCC机制的具体实现 |
| 5.3.1 重用位置分布 |
| 5.3.2 实现具体细节 |
| 5.3.3 存储开销分析 |
| 5.4 实验结果与分析 |
| 5.4.1 实验平台及参数设置 |
| 5.4.2 对比实验分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的论文 |
| 致谢 |
| 个人简历 |
四、LC存储模型及其Cache一致性协议的建立（论文参考文献）
- [1]基于RISC-V多核处理器的Cache及其一致性协议研究[D]. 李青青. 江南大学, 2021(01)
- [2]面向多核缓存一致性的片上网络路由优化[D]. 陈家豪. 电子科技大学, 2020(01)
- [3]多核微处理器缓存一致性研究[D]. 操开波. 西安电子科技大学, 2020(05)
- [4]工业微控制器安全容错技术[D]. 陈群. 浙江大学, 2020(02)
- [5]标识网络映射封装机制的研究与设计[D]. 蔡玥. 北京交通大学, 2019(01)
- [6]面向图搜索的并行计算机体系结构关键技术研究与实现[D]. 唐玉华. 国防科技大学, 2018
- [7]多核系统的确定性重演记录技术研究[D]. 姬壮伟. 哈尔滨工业大学, 2018(02)
- [8]片上多核系统软件特性及系统可靠性分析研究[D]. 李思照. 厦门大学, 2018(07)
- [9]无穷状态系统安全性验证方法研究[D]. 张龙. 国防科技大学, 2017(02)
- [10]多核处理器末级私有高速缓存优化技术研究[D]. 苑风凯. 哈尔滨工业大学, 2017(01)