一、美国力科公司(LeCroy Corporation)推出抖动分析仪系列（论文文献综述）
王廷浩[1]（2021）在《基于FPGA的大带宽基带板卡的设计与实现》文中认为如今无线通信迅猛发展,对高速信号传输也提出了更高的要求,在如今5G通信中,回传网络与前传网络多由光纤进行传输,而无线传输使用较少是由于光纤通信的容量大,无线传输达到同等容量的设计难度较大,但其依旧有价格低廉、建设的周期短、适应性好、拓展性好、维护性好的优点,在特定条件下优于光纤传输。在5G通信中,信号回传需要10Gbps的传输速率,信号前传则需要25Gbps的传输速率,光纤通信的容量大容易实现传输速率目标,而无线传输中基带部分的数据转换器采样率不够,造成的带宽不足是限制无线前传实现的一个难题。本课题设计了一种可用于无线回传与无线前传基带部分的板卡硬件平台,此板卡是以FPGA为主控,配合高性能数据转换器、高精度锁相环设计的大带宽基带板卡。首先,本论文对板卡进行需求分析及关键芯片选型,并完成了系统的总体架构设计。在数据传输方面,前传网络需要25Gbps的传输速率,若进行64QAM的调制,则需要5G的信号带宽,根据奈奎斯特采样定理,板卡上数据转换器要有12GSPS的采样率,其中主要限制是ADC芯片,当前TI公司最高性能的ADC芯片也只有6.4GSPS的采样率,于是本论文采用了双AD交错采样的方法进行了接收链路设计,这样板卡的采样率就可以在单ADC采样率的基础上翻倍,达到12.8GSPS可以满足设计需求。在数据处理方面,需要进行编码解码、加扰解扰与调制解调等物理层上下行的数据处理部分,根据数据处理资源对比,选用了 Xilinx公司的XCKU040 FPGA芯片。其次,对板卡进行了原理图设计与PCB设计。原理图设计部分分为五个模块,包括FPGA及其外围电路设计、接收链路设计、发射链路设计、电源系统设计和时钟系统设计,FPGA及其外围电路设计是针对板卡数据处理能力进行的设计,接收与发射链路设计是针对板卡数据传输能力进行的设计,电源与时钟系统设计则是板卡正常工作的基础设计。PCB设计部分主要分为叠层结构、布局与布线三个方面进行阐述,介绍了设计原理与最终达到的效果。最后,对经过制版焊接得到的基带板卡进行电路调试与功能测试。调试部分先对板卡电源模块进行调试,可以正常上电后再对时钟模块FPGA主控部分进行调试。在解决各种实际调试问题,各主要功能模块均已完全调通后,对板卡的链路传输功能进行测试。对板卡进行了四类测试,包括接收链路测试、发射链路测试、板卡自回环链路测试以及使用双板卡的收发链路测试。最终经过多次链路测试,验证了基带板卡的数据链路传输功能正常。
梅思涛[2]（2021）在《12.8GSPS采集模块数字系统设计》文中认为随着科学技术的高速发展,高频电路的应用越来越广泛,对高频电信号测量的需求也逐渐增加,高频信号的测量分析通常需要高采样率、高带宽的示波器,并且要求示波器具有多种数据处理功能。随着计算机技术的成熟应用,结合计算机资源的插卡式示波器需求也逐渐增多。本课题在设计PXIe示波器采集板卡的基础上,完成12.8GSPS数据采集模块数字系统的设计。本课题的具体研究内容如下:1、高速采集模块数字系统整体设计。结合实际需求,根据高速采集系统的架构与原理,分别对模数转换器和现场可编程门阵列进行对比分析,选择合适器件构建采集系统。分析高速采集系统对时钟的需求及时钟抖动对高速采集系统的影响,设计具体的时钟方案。在此基础上给出本课题的总体设计方案。2、高速数据接收与处理设计。分析了JESD204B串行传输协议,设计了基于JESD204B协议的时间交替采样系统,并分析TIADC系统造成的各种误差,设计误差校准方案。对高速采样数据进行接收,设计异步FIFO对数据进行同步接收,然后研究ADC与FPGA之间数据映射与解映射的关系,并由此设计出高速数据接收方案。同时,还分析了多个ADC之间的同步问题。此外,本课题进一步研究了数字示波器不同的采集模式,分析硬件分频和峰值检测等数据处理的实现方案,给出了具体的逻辑电路。3、存储与触发模块设计。详细分析了数字示波器触发功能的原理以及模拟边沿触发的不足之处,进一步给出了一种数字边沿触发方案。通过对高速采集系统高速数据流的数据吞吐量进行分析,设计了基于外部存储器DDR3 SDRAM的存储电路。并根据FPGA中MIG核读写时序要求,设计DDR SDRAM的逻辑电路,实现对DDR3 SDRAM的读写控制。结合数字边沿触发及存储控制电路,设计出准确识别一段采样数据中触发点的方案。本课题设计的高速数据采集模块,最高实时采样率12.8GSPS,垂直分辨率8bit,最大存储容量2Gpts。具有硬件分频、峰值检测与大容量数据存储功能,并且可以通过数字边沿触发找到准确的触发点,使得波形能够稳定显示。
石岱[3]（2021）在《TS-ADC系统的后端数据采集与处理模块设计》文中研究指明伴随着5G通信、雷达侦测等技术的发展,数据采集系统在速率,带宽与精度等指标上也面临更高的需求。光学时间拉伸模数转换器（TS-ADC）通过光子学所具有的宽带、低抖动、抗电磁干扰等特性,利用光学时间拉伸技术对高频信号进行时域展宽,实现传统电子ADC性能的突破,采集系统的采样率、模拟带宽等指标的提升。而在光学时间拉伸过程中将难以避免的引入光载波包络失真以及群速度色散相位偏移失真等误差,这导致其难以得到广泛应用。本文基于上述背景,从系统角度对光学时间拉伸技术进行了研究,设计了一种适用于光学时间拉伸型模数转换器的后端模块,兼具数据采集以及信号校正处理功能,本文的主要研究内容如下:1.TS-ADC系统后端模块方案设计。数据采集模块的方案制定以高速、高分辨率作为目标,设计了一种双通道10GSPS的信号采集模块,给出了高速数据采集设计方案,采样时钟设计方案以及存储设计方案。随后本文对TS-ADC前端信号的数学表达与误差来源进行分析,提出相应的校正方案。最后给出了后端模块的整体设计方案。2.TS-ADC系统后端信号采集模块设计。本文采用双通道设计,其中每个通道利用两片5.4GSPS的ADC组成10GSPS的TIADC系统。首先对采用的JESD204B接口协议的原理以及链路建立过程进行分析,设计符合JESD204B协议运行机制的采样数据接收逻辑。并在subclass1下分析并实现了用于同步的确定性延迟。根据光学时间拉伸前端输出信号的特点,完成了触发存储预处理逻辑设计,节约存储资源与带宽。3.TS-ADC系统后端信号处理模块设计。对于由光脉冲载波包络非平坦性为信号带来的失真,在考虑通道间失配的前提下,设计包络消除模块予以消除。对于群速度色散效应引入的相位偏移失真,设计了一种并行结构的多相FFT/IFFT算法,待测信号先变换至频率域中,与相位校正因子运算消除相移失真,再将其恢复为时域信号。论文通过硬件测试平台测试各个功能与模块设计的正确性,测试结果证明各模块均能够达到设计目标。
代雪峰[4]（2021）在《基于子带分解的10GHz宽带数据采集模块设计》文中研究说明由于现代电子系统飞速发展,信号的频率越来越高,带宽越来越宽,瞬时性特征愈发明显,复杂化程度也不断增加。据采样定理可知,要应对数GHz的信号测试,示波器就需要具有10GHz以上的高带宽及数十GSps的高采样率。本文基于子带分解技术搭建40GSps,10GHz的高速高带宽数据采集系统,着重研究并设计其采集模块中的高速数据传输,宽带信号触发和宽带信号幅频补偿及在FPGA中的实现。本文的主要研究内容如下:1.研究子带分解系统中的子带间高速数据传输。结合子带间数据传输量和速率的需求,提出了基于Ser Des的双沿传输方案,并分析解决了因为亚稳态导致传输出错的问题,并根据子带分解系统的特点提出了基于中国剩余定理的“三点法”同步丢点的方案,最终实现了数据在子带间两片FPGA之间高速,稳定传输。2.研究10GHz宽带采集系统的触发技术。基于现有平台,分析对比实现高带宽触发的方法。针对子带分解系统提出了多子带串并结合的数字触发方案,并提出了一种快速查找触发定位点的方案,解决了10GHz高带宽采集系统精确触发的问题。3.研究10GHz宽带采集系统的幅频补偿技术。首先结合本项目中多子带之间幅频波动较大的特点,对比传统的频域补偿方案,提出了优化的滤波系数设计方案,之后对于FIR滤波器的多种FPGA实现结构进行分析,得出适合本系统的全并行脉动阵列滤波结构。最终的实验和测试结果表明,本文实现了基于子带分解的40GSps,10GHz宽带数据采集系统,完成了子带内高速数据传输,更加合理分配FPGA资源的使用。实现了10GHz宽带采集系统的触发设计,保证全频带波形的稳定显示。此外,完成了10GHz宽带采集系统幅频补偿设计,最终幅度的波动在3dB范围内。
郭瑞丽[5]（2021）在《数字示波器复杂信号的处理与显示》文中提出随着测试需求的飞速发展,各示波器公司为让示波器具有更为全面的测量而不停地设计新功能,功能主要聚焦于在海量数据中捕获感兴趣事件、在复杂协议信号中获取隐藏信息。所以在软件设计中复杂信号的处理与显示的研究愈来愈重要。本论文以12bit示波器为基础背景,针对一些复杂信号进行了软件设计中的数据处理与显示的需求分析,提出了有关软件功能的设计方案,在Windows 7系统中,借助.NET平台和Visual Studio 2019的开发工具包,使用C#语言,实现协议分析、Pass/Fail测试、测量触发、扩展视窗、包络显示。主要内容有:1.MDIO协议分析模块本模块功能是在原有的协议分析功能模块的基础上增加了MDIO协议信号的解码功能。将协议分析功能模块的实现分为两个部分,分别是信号的解析和解析内容的显示。2.Pass/fail测试模块在本测试中,该功能分为极限测试和标准测试。将采集的波形信号与选定模板之间进行比较,判断是否有波形信号进入模板区域,从而统计异常信号的发生并且直观了解到波形质量。3.测量触发模块测量触发功能是通过软件实现触发,将波形某参数作为触发条件,软件找到该测量点并且作为软件触发点,再将测量点移动到硬件触发点位置进行显示,设计中实现的参数有:上升时间、下降时间、周期、频率、正脉宽、猝发宽度、负脉宽、正占空比等十余种。4.扩展视窗模块本模块功能设计为一种通道类型,功能的实现使用.Net框架和UI组件,该功能主要用于扩展原始信号的局部波形来观察该波形细。5.包络显示模块包络显示功能是以峰值检测为基础,对波形信号进行多次峰值检测,将其最大值与最小值不在屏幕中不断更新显示,最后呈现效果为信号的包络。本文通过对各个功能进行模块化的程序设计、软件调试,完成了在12bit示波器中各个功能模块的正确运行。
杜艺波[6]（2020）在《千万门级FPGA内嵌PCI Express IP核测试技术研究》文中进行了进一步梳理PCI Express是一种高速串行计算机扩展总线标准,在带宽、工作频率等性能指标上远远超过了PCI与PCI-X总线,并且将传统PCI总线系列的并行总线体系转变为了点对点的串行总线体系,在性能可扩展性方面跨上了一个新的台阶,被称为计算机的第三代I/O总线。随着FPGA向着片上系统的方向发展,FPGA内嵌PCI Express IP核也应运而生,并且成为FPGA内部重要的逻辑资源,大大提高了设计人员对器件的设计效率和使用效率。本课题源于航天微电子技术研究所“十三五”核高基“面向高性能信号处理和高性能逻辑运算的千万门级单粒子加固SRAM型FPGA”项目,对PCI Express总线的原理结构和协议规范进行了系统的学习,对现有PCI Express IP核的测试方法进行了研究分析,设计了针对PCI Express IP核的测试解决方案。本文使用FPGA内部资源设计了一种基于灰盒架构的测试电路用于FPGA内嵌PCI Express Gen1.1 IP核的功能测试,该测试电路从功能上分为控制电路和引擎电路两部分,其中引擎电路负责与PCI Express IP核完成满足协议规范的各类数据包收发操作,控制电路负责对引擎电路数据包收发的控制,并且对来自PCI Express IP核的响应进行分析,判断响应结果是否正确。在该测试电路的基础上,本课题以功能覆盖为导向设计了用于功能测试的测试向量集,降低了测试向量的设计难度,并通过对测试向量集以节点覆盖率为指标进行排序优化,得到了测试效率更高的测试向量集,满足工程量产测试所需。同时,本文设计了用于PCI Express IP核性能测试所需的测试向量,并且构建了用于性能测试的硬件测试环境,从差分摆幅和是否去加重两方面对PCI Express IP核Tx端的信号质量设计了测试方案。最后本文对测试电路和测试向量进行了功能仿真和板级实测,测试结果表明:本课题对FPGA内嵌PCI Express Gen1.1 IP核内部资源的节点覆盖率最高达到了97.83%,并通过对测试向量集的重新排序优化,优化后的测试向量集在达到90.45%的节点覆盖率的情况下将配置测试总时间控制在17.5s,基本满足工程量产测试需要;本课题设计的物理层测试向量与硬件测试平台可以实现对千万门级FPGA内嵌PCI Express Gen1.1 IP核的物理层发送端（TX端）的性能测试,满足协议规范要求。
吴晓晔[7]（2020）在《高速信号采集系统设计与测试》文中研究表明
杨坤[8]（2020）在《取样示波器垂直放大及数据采集设计研究》文中研究指明取样示波器作为电子产品领域研发过程中常用的测试工具,几乎在所有电子生产过程中,都会被设计工程师用作观察精微的信号和偶发事件。取样示波器可以帮助设计人员更快完成电子系统的设计与除错,其精准的信号测量功能及丰富的数据分析功能为硬件设计的实现提供了有力的检测手段。随着行业发展,低带宽、低精度、功能单一的示波器已无法满足科研和生产需求,在日益激烈的市场竞争中,高带宽、高精度取样示波器越来越成为电子设计工程师和军用项目研发人员的追求。垂直系统作为取样示波器中测量信号幅值功能的主要模块,在取样示波器实现信号的高精度测量时,对其提出了更高的要求。本文针对取样示波器垂直系统功能要求,设计了中频信号垂直放大电路及高精度数据采集模块。通过对中频信号调理模块输出的模拟信号进行阶梯放大,然后使用高精度模数转换器对其进行采集,再通过USB串行总线将数字信号发送到上位机进行显示和处理。最后对所设计的硬件电路与软件程序进行测试分析,得出结论:所设计模块硬件及软件功能均可实现,满足项目需求,为测试仪器垂直系统的实现提供了新的实现方案,为取样示波器的设计提供了新思路,具有一定的使用价值。本文主要从以下几个方面进行分析:1、首先,本文研究了单回路反馈反相比例运算电路工作原理、高精度数据采集原理和USB传输通信原理。提出了基于FPGA的垂直放大电路和高精度数据采集传输模块。在FPGA的控制下,可实现对中频信号阶梯放大、模数转化以及数据传输。通过运用Multsim和modelsim软件对研究系统进行关键功能理论仿真,为取样示波器垂直系统功能的实现奠定了坚实的理论基础。2、其次,依照项目要求,在硬件方面,设计了以FPGA为主控芯片的垂直放大电路、ADC（模数转换器）采集电路和USB传输电路,并且针对各模块正常工作需求,完成了模拟电源电路和数字电源电路的设计。在软件方面,设计了ADC信号采集模块、USB数据传输通信模块以及基于Labview的上位机数据处理程序及显示界面。3、最后,搭建了试验系统,对垂直放大电路,数据采集传输电路和上位机显示进行测试。实验结果表明,垂直放大电路具有良好的准确度和低噪声性能,数据采集传输能正常工作,上位机界面可正常显示,满足项目要求。
孙静静[9]（2020）在《宽带数字示波器信号完整性分析模块设计与实现》文中研究指明高速传输过程中存在诸多信号完整性问题。为了优化传输链路性能,测试信号质量,在示波器中添加了信号完整性分析功能,实现对高速串行传输链路的仿真和信号质量的测试。信号完整性分析模块分为两个部分:SI仿真模块和SI测试模块。信号完整性仿真部分提供了对整个高速传输链路过程的仿真,包括发送端均衡（预加重/去加重）、夹具去嵌、信道仿真、接受端均衡（CTLE/FFE/DFE）、时钟恢复这五个功能。信道的传输线损耗是信号失真的主要原因,因此信道仿真是信号完整性仿真的核心。由于S参数表示了信道的传输响应,信道仿真中建模的数据来源于S参数。测试S参数的过程中可能引入了夹具,这就导致测得的S参数包含了夹具的S参数,所以需要提供去嵌的功能来剔除夹具的影响。发送端预加重/去加重和接受端均衡的目的相同,都是为了补偿信道损耗,提高信号质量。本文根据均衡实现原理,提供了对应的仿真算法。时钟是接受端模数转换的基础,也是示波器中眼图和抖动测量的基础,本文提供了多种时钟恢复的算法。信号完整性测试部分提供了眼图和抖动两种指标来检测信号质量。对于眼图测量,本文以时钟恢复得到的时钟作为标准切割信号,然后将得到的波形片段叠加形成含有概率信息的二维矩阵,由此可绘制带色温的眼图并计算眼图参数。对于抖动分析,由于抖动成分的复杂性,本文从时域、频域、统计域多个角度分析抖动,在时域上提供了传统抖动参数（TIE,CJ,CCJ）的测量;在频域上,先提取出数据相关性抖动,然后由阈值区分剩余抖动的频谱图,实现随机抖动和周期抖动的分解[42];在统计域上,根据抖动直方图构建双狄拉克模型,基于尾部拟合推导总体抖动、随机抖动和确定性抖动。本设计在基于Windows系统的宽带数字示波器平台上,实现了信号完整性分析功能,完成了高速串行传输链路的仿真和对信号质量的测试,对国内示波器在信号完整性方向的研究具有重要意义。
谢金源[10]（2020）在《一种双通道10GSPS采样率高速数据采集系统设计》文中提出由于信号本身的复杂多变性,如频率变高、带宽范围变得更宽、测试环境变困难等因素,要想准确捕获并且精确无误的重构复现信号变得愈加困难,要求也越发增高。这就意味着数据采集系统在拥有高分辨率的同时还必须具备高采样率,然而就目前国内的高速高精度的数据采样系统发展相对于国外的技术发展水平还有很大一段距离,因此对高速数据采集系统的研究十分必要且迫切。本论文设计一种双通道10GSPS采样率高速数据采集系统,主要研究内容如下:1、高速高分辨率数据采集的时钟设计。高速高分辨率数据采集模块以及高速数据接收模块对时钟有严格的要求,低抖动、高质量的时钟能够提高信噪比,提高数据采集的精度,因此需要设计产生低抖动、高质量的时钟。同时,高速高分辨率数据采集模块和高速数据接收模块的时钟需要保证同源。2、JESD204B串行传输协议的研究。高速高分辨率采集的数据通过JESD204B串行传输协议传输到高速数据接收模块以作数据的拼合、存储和后端处理,因此需要研究JESD204B串行传输协议在数据发送端和数据接收端之间的建立机制。3、基于JESD204B串行传输协议的TIADC系统的设计。由于单片ADC采样率的限制,本文将采用两片5.4GSPS的ADC构成TIADC系统,从而实现10GSPS。同时,JESD204B串行传输协议也要求不同子ADC间建立同步机制,实现数据采集流的确定性延迟。4、TIADC系统中的误差估计与校准设计。时间交替采样系统会带来时间误差、偏置误差、增益误差,这三种误差会在一定程度上降低采样系统的分辨率、信噪比以及拼合之后信号波形的质量。论文最后对本设计中的核心部分进行了测试和验证,实现了信号量化位数12bits、模拟带宽≥3GHz、双通道10GSPS采样率、模拟信号输入为156.25MHz时,有效位数大于8bits的设计指标。
二、美国力科公司(LeCroy Corporation)推出抖动分析仪系列（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、美国力科公司(LeCroy Corporation)推出抖动分析仪系列（论文提纲范文）
（1）基于FPGA的大带宽基带板卡的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 研究现状 |
| 1.3 本课题的主要工作 |
| 1.4 论文的结构与内容 |
| 第二章 系统需求分析及总体设计 |
| 2.1 基带板卡需求分析 |
| 2.2 FPGA选型与介绍 |
| 2.3 基带板卡总体设计 |
| 2.4 接口设计 |
| 2.4.1 SFP+光口 |
| 2.4.2 JTAG接口 |
| 2.4.3 以太网口 |
| 2.5 本章小结 |
| 第三章 基带板卡的原理图设计 |
| 3.1 FPGA及外围电路设计 |
| 3.1.1 FPGA芯片基本功能介绍 |
| 3.1.2 主FPGA芯片GTH高速收发器 |
| 3.1.3 FPGA配置电路设计 |
| 3.1.4 SPI FLASH设计 |
| 3.1.5 DDR4设计 |
| 3.1.6 Micro-SD Card设计 |
| 3.2 接收链路设计 |
| 3.2.1 接收链路分析 |
| 3.2.2 ADC相关电路设计 |
| 3.2.3 ADC电路设计 |
| 3.3 发射链路设计 |
| 3.3.1 发射链路分析 |
| 3.3.2 DAC电路设计 |
| 3.3.3 DAC相关电路设计 |
| 3.4 电源系统设计 |
| 3.4.1 数字电源部分设计 |
| 3.4.2 模拟电源部分设计 |
| 3.5 时钟系统设计 |
| 3.5.1 PLL设计 |
| 3.5.2 FPGA配置时钟设计 |
| 3.6 本章小结 |
| 第四章 基带板卡的PCB设计 |
| 4.1 PCB叠层设计 |
| 4.2 布局 |
| 4.3 布线 |
| 4.4 本章小结 |
| 第五章 板卡调试及数据链路测试 |
| 5.1 板卡的硬件调试 |
| 5.2 PLL时钟芯片调试 |
| 5.3 接收链路传输测试 |
| 5.4 发射链路传输测试 |
| 5.5 整体链路传输测试 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文工作总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
（2）12.8GSPS采集模块数字系统设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 课题任务和本文主要工作 |
| 1.4 论文结构安排 |
| 第二章 12.8GSPS采集模块总体方案设计 |
| 2.1 总体方案设计 |
| 2.2 PXIe总线接口实现 |
| 2.3 高速采集方案分析与设计 |
| 2.3.1 ADC器件选型 |
| 2.3.2 FPGA器件选型 |
| 2.4 系统时钟方案分析与设计 |
| 2.4.1 时钟需求分析 |
| 2.4.2 时钟抖动分析 |
| 2.4.3 时钟芯片配置 |
| 2.5 本章小结 |
| 第三章 基于JESD204B协议的高速数据接收与处理 |
| 3.1 JESD204B协议概述 |
| 3.2 实现JESD204B协议的TIADC系统 |
| 3.2.1 采样时钟相位延时设计 |
| 3.2.2 TIADC误差分析 |
| 3.2.3 TIADC误差校准方法 |
| 3.3 FPGA中数据接收模块设计 |
| 3.3.1 接收端JESD204B参数配置 |
| 3.3.2 数据接收模块设计 |
| 3.4 多ADC数据传输同步 |
| 3.5 FPGA中数据处理模块设计 |
| 3.5.1 硬件分频模块设计 |
| 3.5.2 峰值检测模块设计 |
| 3.6 本章小结 |
| 第四章 触发与存储模块设计 |
| 4.1 触发模式分析与设计 |
| 4.1.1 高速采集模块触发分析 |
| 4.1.2 触发模块设计 |
| 4.2 大容量数据存储设计 |
| 4.2.1 大容量数据存储电路设计 |
| 4.2.2 DDR3 SDRAM MIG核配置 |
| 4.2.3 DDR3 SDRAM控制逻辑设计 |
| 4.3 触发检测 |
| 4.3.1 触发信号识别 |
| 4.3.2 触发地址判断 |
| 4.4 本章小结 |
| 第五章 系统调试与测试 |
| 5.1 DMA传输验证 |
| 5.2 采集系统时钟验证 |
| 5.3 数据接收模块验证 |
| 5.4 最高实时采样率与有效位数验证 |
| 5.5 触发模块验证 |
| 5.6 最大存储深度验证 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（3）TS-ADC系统的后端数据采集与处理模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.2.1 光学模数转换技术 |
| 1.2.2 数据采集系统 |
| 1.3 论文主要研究内容与结构安排 |
| 第二章 后端数据采集与处理模块方案设计 |
| 2.1 光学时间拉伸技术原理与系统结构 |
| 2.2 光电信号采集模块方案设计 |
| 2.2.1 基于TIADC的信号采集方案设计 |
| 2.2.2 采样数据接口方案设计 |
| 2.2.3 采样时钟方案设计 |
| 2.2.4 触发存储方案设计 |
| 2.3 光学时间拉伸信号处理理论分析 |
| 2.3.1 光脉冲载波包络消除理论分析 |
| 2.3.2 色散相位偏移校正理论分析 |
| 2.4 后端模块总体方案设计 |
| 2.5 本章小结 |
| 第三章 基于JESD204B协议的数据采集模块设计 |
| 3.1 JESD204B简介 |
| 3.2 JESD204B接口原理 |
| 3.3 JESD204B协议数据采集模块设计 |
| 3.3.1 JESD204B时钟设计 |
| 3.3.2 数据链路建立与同步 |
| 3.3.3 FPGA采样数据接收设计 |
| 3.3.4 确定性延迟的实现 |
| 3.4 采样数据重排列模块设计 |
| 3.5 触发存储预处理模块设计 |
| 3.6 本章小结 |
| 第四章 光学时间拉伸后端信号处理模块 |
| 4.1 光脉冲载波包络消除模块的设计与实现 |
| 4.1.1 光脉冲载波包络消除原理 |
| 4.1.2 光脉冲载波包络消除模块的逻辑实现 |
| 4.2 色散相位偏移的校正 |
| 4.2.1 相位校正理论 |
| 4.2.2 多相FFT理论 |
| 4.2.3 多相FFT逻辑设计 |
| 4.2.4 相位校正的实现 |
| 4.2.5 多相IFFT理论与实现 |
| 4.3 本章小结 |
| 第五章 设计测试与验证 |
| 5.1 采集模块时钟验证 |
| 5.2 数据链路建立验证 |
| 5.3 接收数据解映射与重排列验证 |
| 5.4 数据采集指标验证 |
| 5.4.1 ADC量化位数验证 |
| 5.4.2 10GSPS采样率验证 |
| 5.4.3 ADC有效位数验证 |
| 5.4.4 触发存储预处理验证 |
| 5.5 数据处理功能验证 |
| 5.5.1 光脉冲载波包络消除验证 |
| 5.5.2 相移校正模块验证 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（4）基于子带分解的10GHz宽带数据采集模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.2.1 高速数据采集系统研究现状 |
| 1.2.2 子带分解技术研究现状 |
| 1.3 本文主要研究内容与创新 |
| 1.4 研究内容及结构 |
| 第二章 基于子带分解的10GHz宽带数据采集模块总体方案设计 |
| 2.1 10GHz宽带数据采集系统整体方案设计 |
| 2.2 高速数据传输方案设计 |
| 2.2.1 高速数据传输方案分析 |
| 2.3 宽带高频信号触发方案设计 |
| 2.4 宽带幅频响应平坦度补偿方案设计 |
| 2.5 本章小结 |
| 第三章 子带内高速数据传输技术研究与实现 |
| 3.1 子带内高速数据发送实现 |
| 3.1.1 SerDes原理 |
| 3.1.2 SerDes的FPGA实现 |
| 3.2 子带内异步接收方案设计 |
| 3.3 子带内数据拼合同步方案设计 |
| 3.4 本章小结 |
| 第四章 多子带宽带信号触发研究与实现 |
| 4.1 子带内高速信号触发原理及实现 |
| 4.2 子带间波形同步实现 |
| 4.3 多子带宽带信号触发实现 |
| 4.4 本章小结 |
| 第五章 子带分解系统宽带幅频响应补偿 |
| 5.1 多子带宽带幅频补偿方案设计 |
| 5.2 多路并行FIR滤波器原理 |
| 5.2.1 多路并行FIR滤波 |
| 5.2.2 脉动阵列 |
| 5.2.3 基于组合脉动阵列的FIR滤波器 |
| 5.3 多路并行FIR滤波器FPGA实现 |
| 5.3.1 滤波器阶数 |
| 5.3.2 滤波系数量化误差 |
| 5.3.3 数据处理 |
| 5.3.4 乘累加操作 |
| 5.4 本章小结 |
| 第六章 测试验证与分析 |
| 6.1 系统采样率测试 |
| 6.2 系统带宽测试 |
| 6.3 子带内高速数据传输验证 |
| 6.4 多子带宽带信号触发验证 |
| 第七章 总结与展望 |
| 7.1 课题总结 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）数字示波器复杂信号的处理与显示（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 主要功能及指标 |
| 1.4 论文的内容结构 |
| 第二章 12 bit示波器系统概述及相关软件设计 |
| 2.1 硬件系统概述 |
| 2.2 软件系统概述 |
| 2.2.1 系统软件设计平台 |
| 2.2.2 系统软件设计流程 |
| 2.2.3 复杂信号的处理与显示软件设计方案 |
| 2.3 本章小结 |
| 第三章 MDIO协议分析模块功能设计 |
| 3.1 协议分析原理及软件总体结构设计 |
| 3.1.1 协议分析模块原理 |
| 3.1.2 MDIO协议规范 |
| 3.1.3 协议分析功能总体结构设计 |
| 3.2 协议分析功能模块设计 |
| 3.2.1 协议控制模块的实现 |
| 3.2.2 解码数据的读取 |
| 3.2.3 协议数据的存储和解析 |
| 3.2.4 解码数据的显示 |
| 3.3 类实现 |
| 3.4 本章小结 |
| 第四章 Pass/Fail测试模块功能设计 |
| 4.1 Pass/Fail测试模块功能介绍 |
| 4.1.1 Pass/Fail测试模块的应用 |
| 4.1.2 Pass/Fail测试模块软件的总体设计 |
| 4.2 Pass/Fail测试模块的软件具体实现 |
| 4.2.1 极限模板测试的实现 |
| 4.2.2 标准模板测试的实现 |
| 4.3 类实现 |
| 4.4 本章小结 |
| 第五章 数据分析与显示模块功能设计 |
| 5.1 测量触发 |
| 5.1.1 测量触发功能概述 |
| 5.1.2 测量触发功能的软件实现 |
| 5.2 扩展视窗 |
| 5.2.1 扩展视窗功能概述 |
| 5.2.2 扩展视窗功能的软件实现 |
| 5.3 包络显示 |
| 5.3.1 包络显示功能概述 |
| 5.3.2 包络显示功能的软件实现 |
| 5.4 本章小节 |
| 第六章 功能测试与验证 |
| 6.1 协议分析模块功能测试与验证 |
| 6.2 Pass/Fail测试模块功能测试与验证 |
| 6.2.1 极限模板测试功能验证 |
| 6.2.2 标准模板测试功能验证 |
| 6.3 数据处理模块功能测试与验证 |
| 6.3.1 测量触发功能验证 |
| 6.3.2 扩展视窗功能验证 |
| 6.3.3 包络显示模式功能验证 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）千万门级FPGA内嵌PCI Express IP核测试技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景 |
| 1.2 研究目的、意义及创新点 |
| 1.3 国内外发展现状 |
| 1.3.1 FPGA发展现状 |
| 1.3.2 PCI Express标准及IP核设计发展现状 |
| 1.3.3 PCI Express测试方法发展现状 |
| 1.4 本论文的组织结构 |
| 2 FPGA内嵌PCI Express IP核事务协议及测试需求分析 |
| 2.1 PCI Express IP核体系结构和事务协议 |
| 2.2 功能测试需求分析 |
| 2.2.1 功能测试方案设计 |
| 2.2.2 功能测试指标及测算方法 |
| 2.3 性能测试需求分析 |
| 2.3.1 性能测试方案设计 |
| 2.3.2 性能测试指标 |
| 2.4 本章小结 |
| 3 FPGA内嵌PCI Express IP核功能测试电路设计 |
| 3.1 功能测试电路整体设计 |
| 3.2 功能测试引擎电路设计 |
| 3.2.1 事务层模块设计 |
| 3.2.2 数据链路层模块设计 |
| 3.2.3 物理层模块设计 |
| 3.3 功能测试控制电路设计 |
| 3.4 测试电路仿真结果 |
| 3.4.1 输出数据包格式仿真结果 |
| 3.4.2 流控制功能仿真结果 |
| 3.4.3 扰频器模块仿真结果 |
| 3.4.4 链路训练模块仿真结果 |
| 3.5 本章小结 |
| 4 FPGA内嵌PCI Express IP核功能测试向量集设计及优化 |
| 4.1 功能测试向量集设计 |
| 4.1.1 功能测试向量集设计原理 |
| 4.1.2 功能测试向量集设计流程 |
| 4.2 功能测试向量集的测试结果 |
| 4.3 功能测试向量集的简单排序及测试结果 |
| 4.3.1 向量集的简单排序 |
| 4.3.2 简单排序后的向量集测试结果 |
| 4.4 功能测试向量集的优化排序及最终测试结果 |
| 4.4.1 向量集优化排序算法 |
| 4.4.2 最终测试结果 |
| 4.5 本章小结 |
| 5 FPGA内嵌PCI Express IP核的性能测试 |
| 5.1 测试向量设计 |
| 5.1.1 带有信号摆幅调整的测试向量 |
| 5.1.2 带有去加重功能的测试向量 |
| 5.2 眼图测试 |
| 5.3 硬件测试环境 |
| 5.4 板级测试结果分析 |
| 5.5 本章小结 |
| 6 结论与展望 |
| 6.1 研究总结 |
| 6.2 未来展望 |
| 参考文献 |
| 附录A PCI Express IP核性能测试详细数据统计 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（8）取样示波器垂直放大及数据采集设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题选择背景和研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 取样示波器国内外研究现状 |
| 1.2.2 示波器垂直放大电路国内外研究现状 |
| 1.3 课题来源、目的及主要研究内容 |
| 2 取样示波器垂直放大及数据采集电路原理基础 |
| 2.1 垂直放大电路原理 |
| 2.1.1 单回路反馈反相比例运算电路 |
| 2.1.2 反相比例运算电路噪声分析 |
| 2.2 灵敏度档位与阶梯放大关系 |
| 2.3 奈奎斯特采样定律和等效时间采样 |
| 2.3.1 奈奎斯特采样原理 |
| 2.3.2 等效时间采样 |
| 2.4 本章小结 |
| 3 垂直放大及数据采集硬件电路设计 |
| 3.1 供电电源电路 |
| 3.2 FPGA芯片选型及外围电路 |
| 3.2.1 FPGA时钟电路 |
| 3.2.2 FPGA专用配置电路 |
| 3.3 垂直放大电路 |
| 3.4 高精度数据采集电路 |
| 3.5 USB2.0 数据传输电路 |
| 3.6 本章小结 |
| 4 垂直放大及数据采集程序设计 |
| 4.1 基于FPGA的 AD7865 数据采集程序设计 |
| 4.1.1 读时序控制程序编写 |
| 4.1.2 读时序控制程序仿真 |
| 4.2 USB2.0 通信接口程序设计 |
| 4.2.1 Slave FIFO模式固件配置 |
| 4.2.2 USB驱动程序设计 |
| 4.3 基于Lab VIEW的上位机模块设计 |
| 4.3.1 Lab VIEW显示界面程序设计 |
| 4.3.2 基于Lab VIEW的 USB通讯程序设计 |
| 4.4 本章小结 |
| 5 实验验证与分析 |
| 5.1 垂直放大电路准确度测试 |
| 5.2 垂直放大电路噪声测试 |
| 5.3 AD7865 数据采集及USB数据上行测试 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及取得的研究成果 |
| 致谢 |
（9）宽带数字示波器信号完整性分析模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 论文的研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的内容与结构 |
| 1.3.1 研究内容及目标 |
| 1.3.2 论文结构 |
| 第二章 SI分析模块总体设计 |
| 2.1 示波器硬件平台 |
| 2.2 示波器软件平台 |
| 2.3 SI分析模块设计方案 |
| 2.3.1 采集对象概述 |
| 2.3.2 SI仿真模块设计方案 |
| 2.3.3 SI测试模块设计方案 |
| 第三章 SI仿真模块实现方案 |
| 3.1 信号完整性问题概述 |
| 3.1.1 高速信号含义 |
| 3.1.2 传输信道损耗 |
| 3.2 高速串行传输链路结构 |
| 3.3 信道仿真功能实现 |
| 3.3.1 信道传递函数 |
| 3.3.2 S参数的获取 |
| 3.3.3 S参数时域转换中存在的问题 |
| 3.3.4 信道仿真实现方案 |
| 3.4 去嵌功能实现 |
| 3.5 均衡仿真功能实现 |
| 3.5.1 均衡的目的与分类 |
| 3.5.2 发送端均衡 |
| 3.5.3 接受端均衡 |
| 3.6 时钟恢复功能实现 |
| 3.6.1 时钟恢复流程 |
| 3.6.2 获取时钟信息 |
| 3.6.3 常频方式 |
| 3.6.4 SPLL方式 |
| 3.7 本章小结 |
| 第四章 SI测试模块实现方案 |
| 4.1 眼图分析 |
| 4.1.1 眼图绘制 |
| 4.1.2 眼图参数测量 |
| 4.2 抖动测量 |
| 4.2.1 抖动定义及分类 |
| 4.2.2 基于时域的抖动分解 |
| 4.2.3 基于频域的抖动分解 |
| 4.2.4 基于统计域的抖动分解 |
| 4.3 本章小结 |
| 第五章 系统测试和验证 |
| 5.1 SI分析模块使用流程 |
| 5.2 SI仿真模块验证 |
| 5.3 SI测试模块验证 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（10）一种双通道10GSPS采样率高速数据采集系统设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 论文研究背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 论文主要内容与结构安排 |
| 第二章 高速高分辨率数据采集系统总体方案设计 |
| 2.1 高速高分辨数据采集系统模块设计 |
| 2.1.1 高速高分辨率采集方案分析 |
| 2.1.2 高速高分辨率采集方案设计 |
| 2.2 时钟模块分析与设计 |
| 2.2.1 时钟需求分析 |
| 2.2.2 时钟系统设计 |
| 2.3 总体方案设计 |
| 2.4 本章小结 |
| 第三章 基于JESD204B协议的数据采集与接收模块设计 |
| 3.1 JESD204 协议与接口原理 |
| 3.2 数据链路的建立与同步 |
| 3.3 FPGA中数据接收模块设计 |
| 3.4 确定性延迟的实现 |
| 3.4.1 确定性延迟概述 |
| 3.4.2 数据采集系统中确定性延迟的实现 |
| 3.5 实现JESD204B协议的TIADC系统 |
| 3.5.1 时钟芯片的配置 |
| 3.5.2 ADC的配置 |
| 3.5.3 多片ADC采样数据解映射后的拼合原理 |
| 3.6 本章小结 |
| 第四章 TIADC采样系统误差估计与校准 |
| 4.1 TIADC采样系统误差模型及误差来源 |
| 4.1.1 TIADC采样系统误差模型 |
| 4.1.2 TIADC采样系统误差来源 |
| 4.2 TIADC采样系统的误差估计方法 |
| 4.2.1 基于数理统计的偏置误差估计 |
| 4.2.2 基于频谱分析的增益和时间误差估计 |
| 4.3 模拟前端误差校准方法 |
| 4.3.1 偏置误差的校准 |
| 4.3.2 增益误差的校准 |
| 4.3.3 时间误差的校准 |
| 4.4 本章小结 |
| 第五章 系统调试与验证 |
| 5.1 采集系统各个时钟的验证 |
| 5.2 数据链路建立验证 |
| 5.3 接收数据解映射验证 |
| 5.4 系统关键指标验证 |
| 5.4.1 ADC采样时钟抖动测试 |
| 5.4.2 10GSPS采样率的验证 |
| 5.4.3 ADC量化位数的验证 |
| 5.4.4 ADC有效位数的验证 |
| 5.4.5 模拟带宽测试 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
四、美国力科公司(LeCroy Corporation)推出抖动分析仪系列（论文参考文献）
- [1]基于FPGA的大带宽基带板卡的设计与实现[D]. 王廷浩. 北京邮电大学, 2021(01)
- [2]12.8GSPS采集模块数字系统设计[D]. 梅思涛. 电子科技大学, 2021(01)
- [3]TS-ADC系统的后端数据采集与处理模块设计[D]. 石岱. 电子科技大学, 2021(01)
- [4]基于子带分解的10GHz宽带数据采集模块设计[D]. 代雪峰. 电子科技大学, 2021(01)
- [5]数字示波器复杂信号的处理与显示[D]. 郭瑞丽. 电子科技大学, 2021(01)
- [6]千万门级FPGA内嵌PCI Express IP核测试技术研究[D]. 杜艺波. 中国运载火箭技术研究院, 2020(02)
- [7]高速信号采集系统设计与测试[D]. 吴晓晔. 哈尔滨工业大学, 2020
- [8]取样示波器垂直放大及数据采集设计研究[D]. 杨坤. 中北大学, 2020(09)
- [9]宽带数字示波器信号完整性分析模块设计与实现[D]. 孙静静. 电子科技大学, 2020(07)
- [10]一种双通道10GSPS采样率高速数据采集系统设计[D]. 谢金源. 电子科技大学, 2020(07)